最近
文章
代码仓
资源
问答
帖子
- 【ug903】FPGA时序约束学习(3)-如何约束时序例外(Timing Exception)(多周期路径、输入输出延迟、虚假路径、最大最小延迟)
- 【ug903】FPGA时序约束学习(4)-如何约束跨时钟域(Clock domain crossing,CDC)
- Modelsim搭建只有driver的UVM验证平台
- Modelsim搭建具有各组件的UVM验证平台
- Verilog 延时模型
- 以Vivado synthesis支持的Verilog结构来学习 Verilog语句可综合性
- 片上变化(on chip variation,OCV)概念学习
- 可测性设计学习笔记
- 设计规则检查约束(set_max_transition、set_max_capacitance)
- 【题目精刷】2022校招大疆创新-数字芯片开发工程师A卷