Modelsim搭建具有各组件的UVM验证平台

记录一下《UVM实战（卷I）》学习笔记。

这节的 dut 与第一节是一样的，直接对输入打拍输出：

module dut(clk,
           rst_n, 
           rxd,
           rx_dv,
           txd,
           tx_en);
input clk;
input rst_n;
input[7:0] rxd;
input rx_dv;
output [7:0] txd;
output tx_en;

reg[7:0] txd;
reg tx_en;

always @(posedge clk) begin
   if(!rst_n) begin
      txd