以 数据选择器 为例分析 RTL逻辑 与 FPGA基元 的映射

1 背景

为了更深入的了解FPGA的结构，分析一个简单的数据选择器在FPGA中的实现。

2 数据选择器的实现 2.1 HDL

`timescale 1ns / 1ps

module top(
    input           I_sys_clk,
    input           I_reset_n,
    input           I_a      ,
    input           I_b      ,
    input           I_c      ,
    input           I_d      ,
    input     [1:0] I_sel    ,
    output reg      O_out

    );

always @(posedge I_sys_clk or negedge I_reset_n)
begin
    if(~I_reset_n) 
    begin
        O_out