FPGA操作WM8731音频编解码器从机模式，little white的自我进阶 之前写过一篇WM8731从机模式的文章，但当时对芯片手册和I2S的理解不到位，虽然采集到了音频，但并不符合项目需求，在大佬的亲自教导下，略有心得，遂与诸君分享。 WM8731作为从机模式，FPGA就是主机，bclk和adclrc应由FPGA产生，这里很细节，请往下看： 
标注的S协议时序图如图： 
那么，这个bclk的频率怎么设置呢？ bclk=采样率x数据长度x2； 这里解释一下怎么来的： 采样率：这是可以设置的芯片ADC采样速率，wm8731支持8k和48k，但数据手册说了，8k不等于8000,48k亦不等于48000，如图： 
数据长度：指的是wm8731一次给你送出来的数据长度，这个可以在寄存器里设置，wm8731支持32位到16位，如图： 
2：指的是左右两个声道； 综上，假如我需要8k采样率，数据长度位16，那么我FPGA端需要产生的bclk=8021x16x2=256672；
再来说adclrc，我上面选择了16位数据长度，按道理来说就应该在bclk的下降沿计数16次然后取反，就得到了adclrc的时序，但这样是不行的，我当时就是没有深刻理解到I2S时序，这里有两个坑，如图： 
坑1：再左声道或右声道期间的第一个bclk，I2S是不传数据的，所以adclrc的计数就要从原来的16+1变为17； 坑2：在送完一个固定长度的数据后，adclrc并没有立马翻转，而是延迟了两个bclk，我才是为了给wm8731发送下一次数据做准备的时间，所以，adclrc的计数就变为了16+1+2=18；
最后，写出来的标准的I2S时序应该是这样的： 
在1处，对应上图的坑1，这里我填坑了； 在2处，对应上图的坑2，这里我填坑了； 对比两图可以明显发现，时序真TM完美一致。。。 最后，经过摸爬滚打，采集成功了，整个工程我已经打包了，可以直接拿去用，改改引脚啥的就行了; FPGA驱动WM8731实现音频环回工程源码获取链接：https://download.csdn.net/download/qq_41667729/87781868
