vivado：生成比特流报错-约束Bank电平冲突

进行管脚约束后，点击Run Synthesis后，点击生成比特流，但是出现如下报错

报错信息：

错误原因：

从下面图中可以看到，key和led都是34用的Bank，由于相同Bank，VCCO也要相同

修改后：

PL部分电平都是1.5V，因此将IO标准都设置为LVCMOS15，然后成功生成比特流 比特流生成完毕！ 打开xdc文件内部信息为：

set_property PACKAGE_PIN F5 [get_ports {ket[3]}]
set_property PACKAGE_PIN E5 [get_ports {ket[2]}]
set_property PACKAGE_PIN G5 [get_ports {ket[1]}]
set_property PACKAGE_PIN G6 [get_ports {ket[0]}]
set_property PACKAGE_PIN H6 [get_ports {led_tri_o[3]}]
set_property PACKAGE_PIN H7 [get_ports {led_tri_o[2]}]
set_property PACKAGE_PIN H8 [get_ports {led_tri_o[1]}]
set_property PACKAGE_PIN J8 [get_ports {led_tri_o[0]}]
set_property IOSTANDARD LVCMOS15 [get_ports {ket[3]}]
set_property IOSTANDARD LVCMOS15 [get_ports {ket[2]}]
set_property IOSTANDARD LVCMOS15 [get_ports {ket[1]}]
set_property IOSTANDARD LVCMOS15 [get_ports {ket[0]}]
set_property IOSTANDARD LVCMOS15 [get_ports {led_tri_o[3]}]
set_property IOSTANDARD LVCMOS15 [get_ports {led_tri_o[2]}]
set_property IOSTANDARD LVCMOS15 [get_ports {led_tri_o[1]}]
set_property IOSTANDARD LVCMOS15 [get_ports {led_tri_o[0]}]