Verilog：动态位宽 rom [4+:3]

写法：

vect_1[4+:3]表示，起始位为4，宽度为3，**升序**，则vect_1[4+:3] = vect_1[6:4]
vect_1[4-:3]表示，起始位为4，宽度为3，**降序**，则vect_1[4-:3] = vect_1[4:2]

用途： 将网络参数放入FPGA内部时，在索引权值时用到该用法