【正点原子FPGA连载】第十八章IP核之单端口RAM实验 -摘自【正点原子】新起点之FPGA开发指南_V2.1

1）实验平台：正点原子新起点V2开发板 2）平台购买地址：https://detail.tmall.com/item.htm?id=609758951113 2）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-300792-1-1.html 3）对正点原子FPGA感兴趣的同学可以加群讨论：994244016 4）关注正点原子公众号，获取最新资料更新

第十八章IP核之单端口RAM实验

RAM的英文全称是Random Access Memory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。本章我们将对Quartus II软件生成的RAM IP核进行读写测试，来向大家介绍Altera RAM IP核的使用方法。 本章包括以下几个部分：

1818.1简介 18.2实验任务 18.3硬件设计 18.4程序设计 18.5下载验证

18.1简介 Cyclone IV器件具有嵌入式存储器结构，满足了Altera Cyclone IV器件设计对片上存储器的需求。嵌入式存储器结构由一列M9K存储器模块组成，通过对这些M9K存储器模块进行配置，可以实现各种存储器的功能，例如：RAM、移位寄存器、ROM以及FIFO缓冲器。 Quartus II软件自带的随机存储器IP核分为RAM IP核和ROM IP核。这两种IP核的区别是RAM是一种随机存取存储器，不仅仅可以存储数据，同时支持对存储的数据进行修改；而ROM是一种只读存储器，也就是说，在正常工作时只能读出数据，而不能写入数据。需要注意的是，这两种存储器使用的资源都是FPGA的内部嵌入式RAM块，只不过ROM IP核只用到了嵌入式RAM块的读数据端口。本章我们主要介绍RAM IP核的使用方法。 Altera推出的RAM IP核分为两种类型：单端口RAM和双端口RAM。单端口RAM只有一组地址线，这组地址线控制着写数据端口和读数据端口，而双端口RAM具有两组地址线，这两组地址线分别控制着写数据端口和读数据端口。单端口RAM类型和双端口RAM类型在操作上都是一样的，我们只要学会了单端口RAM的使用，那么学习双端口RAM的读写操作也是非常容易的。下面我们以单端口RAM IP核为例进行讲解。 下图为单端口RAM的端口框图。

图 18.1.1 单端口RAM端口框图 单端口RAM的端口描述如下： data：RAM写数据端口； address：RAM读写地址端口，对于单口RAM来说，读地址和写地址共用同一组地址； wren：写使能信号，高电平有效； byteena：字节使能控制，该功能屏蔽了输入数据，这样仅写入数据中指定字节，未被写入的字节保留之前写入的值。当写入数据的位宽为16位、18位、32位和36位时，M9K模块将支持字节使能，wren信号以及字节byteena信号一起控制RAM模块的写操作。byteena信号在RAM IP核创建过程中是可选的，可选择是否使用字节使能控制功能。 addressstall：地址时钟使能控制，当addressstall信号为高电平时，有效地址时钟使能就会保持之前的地址。addressstall信号在RAM IP核创建过程中是可选的，可选择是否使用地址使能控制功能。 clockena：时钟使能控制，高电平有效； rden：读使能信号，高电平有效； aclr：异步复位信号，高电平有效； q：从RAM中读出的数据； inclock、outclock：单端口RAM支持输入与输出时钟模式和单时钟模式。在输入与输出时钟模式下，输入时钟控制存储器模块的所有输入寄存器，其中包括数据、地址、byteena、wren以及rden寄存器；输出时钟控制数据输出寄存器。在单时钟模式下，没有inclock信号与outclock信号，只有一个clock信号，可以通过单时钟以及时钟使能来控制M9K存储器模块中的所有寄存器。 18.2实验任务 本节实验任务是使用Altera RAM IP核生成一个单端口的RAM，然后对RAM进行读写操作，并通过Modelsim软件进行仿真及SignalTap软件进行在线调试。 18.3硬件设计 本章实验只用到了输入的时钟信号和按键复位信号，没有用到其它硬件外设。 本实验中，各端口信号的管脚分配如下表所示。

因为引脚数极少这里就不再给出TCL管脚约束语句了。 18.4程序设计 首先创建一个名为ip_1port_ram的工程，在这里我们就不再给出Quartus II软件创建工程的详细过程，如果大家对Quartus II软件的创建过程还不熟悉的话，可以参考“第四章 Quartus II软件的安装和使用”章节中的Quartus II软件的使用部分。新建后的工程如下图所示：

图 18.4.1工程新建完成页面 创建好了工程以后，接下来我们创建RAM IP核。我们在Quartus II软件的菜单栏中找到【Tools】→【MegaWizard Plug-In Manager】按钮并点击打开，Tool工具栏打开页面及打开后弹出的页面如图 18.4.2和图 18.4.3所示。

图 18.4.2 工具栏打开IP核页面 图 18.4.3 创建IP核向导页面 在该页面中，可以看到有三个选项，第一个是创建一个新的IP核，第二个是编辑一个已经创建好的IP核，第三个是复制一个已经创建好的IP核。因为我们这里是首次创建IP核，因此直接选择默认的第一个选项，然后点击【Next>】，进入如图 18.4.4所示页面。

图 18.4.4 选择ALTPLL IP核页面 在该页面中，我们在Memory Compiler下找到RAM:1-PORT，单击选中它，然后我们需要为RAM IP核选择保存的路径及名称，首先大家先在工程所在路径par文件夹下创建一个文件夹ipcore，用于存放工程中用到的IP核（如果之前没有创建ipcore文件夹的话），然后在“What name do you want for the output file”一栏中输入IP存放的路径及名称，这里我们命名为ram_1port并且选择创建的IP核代码为Verilog HDL。完成这些设置以后，我们点击【Next>】，进入如图 18.4.5所示页面。

图 18.4.5 RAM IP核参数配置页面 “How wide should the ‘q’ output bus be？”：用于指定输出数据端口的位宽，我们这里保持默认，选择8bit； “How many 8-bit words of memory？”：用于指定存储器的容量大小，我们这里选择存储容量为32words； “What should the memory block type be？”：用于指定实现存储器使用的存储块类型，具体可选值与使用的 FPGA 芯片型号有关，一般选择默认AUTO就可以了； “What clocking method would you like to use？”：用于指定使用的时钟模式，可选择单时钟和双时钟，一般对于单口ram选择单时钟就可以了。 然后我们直接点击【Next>】，进入如图 18.4.6所示页面。

图 18.4.6 寄存输出、读使能等信号设置页面 在该页面中，我们取消选中q输出端口，否则读出的数据会多延时一个时钟周期；aclr信号用于复位RAM中的数据，由于本次实验不需要对RAM中的数据清零，所以这里没有选中aclr信号；然后我们添加了一个rden读使能信号，读使能是高电平有效的，用于控制数据的输出。该信号配置完成后，我们就可以点击【Next】，进入如图 18.4.7所示页面。

图 18.4.7 写入数据时读数据输出选项页面 该页面指定在对RAM进行写操作时，读数据输出选择，可选项包括新数据（New Data）和不关心（Don’t Care），默认选项为 New Data，也即在写数据的同一个时钟周期的上升沿新数据可用；如果选择 Don’t Care，存储器输出不确定。我们保持默认设置即可，直接点击【Next】，进入如图 18.4.8所示页面。

图 18.4.8 RAM初始化页面 从该页面中，我们可以看出，该页面就是对RAM初始化页面。需要注意的是，后面我们还会学习ROM IP核的创建过程，这里和ROM IP核不同的是，ROM IP核不能设置为 No，只能设置为Yes，而我们的 RAM IP 核，我们可以设置为空，也可以进行初始化。在这里我们保持默认设置即可，直接点击【Next】，进入如图 18.4.9所示页面。

图 18.4.9 EDA的配置页面 从该页面中，我们可以看出，如果我们想要仿真RAM IP核，那么我们需要添加 altera_mf仿真库。如果我们想要将此RAM IP核用在其他的EDA工具上，我们可以通过选择Generate netlist这个选项来生成IP_syn.v文件，用于其他的EDA工具中。这里需要注意的是，并不是所有的第三方 EDA工具都支持。在这里直接点击【Next】，进入如图 18.4.10所示页面。

图 18.4.10 Summary 的配置页面 然后我们点击【Finish】完成整个IP核的创建。接下来Quartus II软件会在ipcore文件夹下创建RAM IP核生成的文件，然后询问我们是否添加至工程，点击“YES”按钮将生成的IP核添加至工程，如图 18.4.11所示页面。

图 18.4.11 IP核添加至工程确认界面 接下来返回到工程界面，在File界面里，我们可以看到生成的ram_1port.qip和ram_1port.v已经添加到工程中。qip是Quartus IP的缩写，我们打开qip的文件可以看到如图 18.4.12所示的脚本代码。

图 18.4.12 ram_1port.qip文件内容 上图中红色框标注的意思是把ram_1port.v文件添加到工程，如果大家在添加IP核后工程里面只有ram_1port.qip文件，而没有ram_1port.v的话也没有关系，工程中只添加ram_1port.qip文件也是可以的。 添加完RAM IP核后，可以在IP核所在的路径下打开ram_1port.v代码，如图 18.4.13所示。

图 18.4.13 RAM IP核添加至工程界面 上图中我们可以看到，ram_1port模块的端口分别为：address（ram读写地址）、clock（ram读写驱动时钟）、data（ram写数据）、rden（ram读使能信号）、wren（ram写使能信号）和q（ram读出的数据），其中读地址和写地址都是共用address地址线的。当我们需要写入数据时，把wren信号拉高的同时，给出地址（address）和写数据（data），数据就会按照指定的地址写入对应的存储单元；当我们需要读数据时，把rden信号拉高，给出地址（address），q（ram读出的数据）就会根据指定的地址输出对应存储单元的数据。 至此，RAM IP核的创建已经全部完成，如果需要修改IP核的话，点击在Quartus II软件的菜单栏中找到【Tools】→【MegaWizard Plug-In Manager】按 钮并点击打开，图 18.4.14为打开后的页面。

图 18.4.14 修改IP核页面 和我们第一次创建IP核不同的是，这一次我们选择第二个选项，修改已经存在的IP核，然后点击【Next>】，进入选择IP核路径页面，双击ipcore文件夹，进入如图 18.4.15所示页面。然后双击ram_1port.v文件或者选中ram_1port.v文件，点击【Next>】开始重新配置RAM IP核。

图 18.4.15 选择需要修改的IP核路径页面 接下来我们设计一个verilog文件对ram进行读写测试，文件名为ram_rw.v，编写的verilog代码如下。

1   module ram_rw(
2       input               clk        ,  //时钟信号
3       input               rst_n      ,  //复位信号，低电平有效
4       
5       output              ram_wr_en  ,  //ram写使能
6       output              ram_rd_en  ,  //ram读使能
7       output  reg  [4:0]  ram_addr   ,  //ram读写地址
8       output  reg  [7:0]  ram_wr_data,  //ram写数据
9       
10      input        [7:0]  ram_rd_data   //ram读数据        
11      );
12  
13  //reg define
14  reg    [5:0]  rw_cnt ;                //读写控制计数器
15  
16  //*****************************************************
17  //**                    main code
18  //*****************************************************
19  
20  //rw_cnt计数范围在0~31,ram_wr_en为高电平;32~63时,ram_wr_en为低电平
21  assign  ram_wr_en = ((rw_cnt >= 6'd0) && (rw_cnt = 6'd32) && (rw_cnt