【正点原子FPGA连载】第四章 Vivado软件的安装和使用 -摘自【正点原子】领航者ZYNQ之FPGA开发指南_V2.0

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第四章 Vivado软件的安装和使用

Vivado Design Suite是Xilinx公司的综合性FPGA开发软件，可以完成从设计输入到硬件配置的完整FPGA设计流程。本章我们将学习如何安装Vivado软件以及Vivado软件的使用方法，为大家在接下来学习实战篇打下基础。 本章包括以下几个部分： 1.1 Vivado软件的安装 1.2 Vivado软件的使用 1.3 在线逻辑分析仪的使用 1.4 在Vivado中进行功能仿真   1.1 Vivado软件的安装 Xilinx公司每年都会对Vivado设计套件进行更新，各个版本之间除界面以及其它性能的优化之外，基本的使用功能都是一样的，我们光盘中提供的是相对稳定的Vivado v18.3版本，接下来我们安装Vivado v18.3（以下简称Vivado）版本的软件。 首先在领航者ZYNQ开发板工具盘(B盘)→Vivado文件夹下找到Vivado的安装包文件，文件列表如下图所示：

图 3.3.13.1 Vivado安装包文件夹 将压缩包解压出来（注意，解压目录的路径名称只能够包含字母、数字、下划线，否则安装程序有可能出问题），为避免在安装过程中出错，在开始安装之前，请先关闭安全或杀毒软件。双击解压出来的文件夹下的“xsetup.exe”，开始安装Vivado软件，如下图所示：

图 3.3.13.2 双击“xsetup.exe” 进入Vivado的安装引导页面，如下图所示：

图 3.3.13.3 Vivado软件的安装引导页面 此外，如果电脑连接到了互联网，有可能会弹出如下消息框：

图 3.3.13.4 询问是否安装最新版本 意思是安装程序发现了比当前v2018.3更新的版本，询问用户是否安装最新版。如果要安装最新版，则还要重新下载最新版的安装包，会耗费很多时间。另外，为了避免出现不同版本之间软件兼容的问题，强烈建议大家安装和我们例程一致的版本，即Vivado2018.3。所以这里我们点击“Continue”，即继续安装。 然后点击“Next”，如下图所示：

图 3.3.13.5 点击Next 在接下来的页面中，勾选3个“I Agree”，然后点击“next”如下图所示：

图 3.3.13.6 勾选“I Agree” 接下来是选择版次，这里我们选择全功能的版次，即“System Edition”，其包含最多的子组件。如下图所示：

图 3.3.13.7 选择版次 接下来是选择工具组件和器件库。为了节省存储空间，我们将用不到的工具组件和器件库去掉，如下图所示：

图 3.3.13.8 选择组件和器件库 最下面的“Disk Space Required”表示在当前选项下Vivado在安装完成后所占用的磁盘空间大小，为22.74GB。由此可见，Vivado对硬盘存储空间的占用相对来说还是挺大的。 点击Next，进入安装目录设置页面，如下图所示：

图 3.3.13.9 安装目录设置 图中红色方框内是对安装目录的设置，默认安装在C盘下的“Xilinx”文件夹下，如果需要，可以点击后面的三个点来修改安装目录（注意，安装路径只能够包含字母、数字、下划线，否则安装程序有可能出问题）。其他的设置保持默认即可。 点击Next，进入Summary界面，该界面总结了前面所有安装的配置信息，供用户浏览确认。确认无误后，点击“Install”开始安装Vivado设计套件，如下图所示。（由于Vivado在安装期间会占用大量的电脑CPU资源和内存资源，所以笔者建议在开始安装之前，尽量关闭电脑中其他的不必要的应用软件）

图 3.3.13.10 开始安装 之后会出现下面的正在安装界面：

图 3.3.13.11 正在安装 安装过程可能会耗费一些时间，请读者耐心等待。 在安装期间可能会出面如下消息：

图 3.3.13.12 点击确定即可 弹出的这个界面是提示我们断开所有的Xilinx下载器与电脑的连接。值得注意是，在安装Vivado软件的过程中，会安装Xilinx下载器的驱动程序，这里必须断开Xilinx下载器和电脑的连接，否则下载器的驱动可能安装失败。断开连接后，点击确定即可。 最后出现了安装成功的消息窗口，如下图所示：

图 3.3.13.13 安装成功 我们直接点击确定即可。一同弹出的还有“Vivado License Manager”窗口，我们可以选择30天试用期，也可以通过购买Xilinx正版的License等途径来正常使用（请查看安装包目录下“安装说明.txt”）。如下图所示：

图 3.3.13.14 “Vivado License Manager”窗口 至此，Vivado设计套件的安装就成功完成了，我们可以在电脑桌面上看到Vivado2018.3的图标，如下图所示：

图 3.3.13.15 Vivado 2018.3的桌面图标 1.2 Vivado软件的使用 在开始使用Vivado软件之前，我们先来了解一下Vivado软件的使用流程，如下图所示：

图 3.3.13.1 Vivado软件使用流程 从上图可以看出，首先打开Vivado软件，新建一个工程，在新建工程的时候，我们可以通过新建工程向导的方式来创建工程；工程建立完成后，我们需要新建一个Verilog顶层文件，然后我们将设计的代码输入到新建的Verilog顶层文件中；HDL源代码输入完毕之后，就是对设计文件进行分析与综合了。 在代码输入以及设计分析阶段，Vivado软件会检查代码，如果代码出现语法错误，那么Vivado软件将会给出相关错误提示。在FPGA设计中，综合（Synthesis）就是将RTL设计转变为由FPGA器件中的查找表（LUT）、触发器（FF）等各种底层电路单元所组成的网表，在这个过程中综合器也会对设计进行优化，例如，删除多余的逻辑等等。 综合完成后，我们需要进行约束的输入。约束表达了设计者期望满足的时序要求，规范了设计的时序行为，并在综合、实现阶段来指导工具进行布局、布线，工具会按照你的约束尽量去努力实现以满足时序要求，并在时序报告中给出结果。常用的约束包括时序约束、引脚约束等等。 接下来就可以实现整个设计了，包括布局和布线等。如果实现成功，则Vivado会给出提示结果。此时，就可以生成用于下载到器件中的比特流文件了。最后，我们会通过下载器来将这个比特流文件下载到FPGA中，完成整个开发流程。 在这里，我们只是简单的介绍了一下上述的流程图，让大家对Vivado软件的开发流程有个大致的了解。接下来我们就以LED灯闪烁实验的工程为例，对每个流程进行详细的操作演示，一步步、手把手带领大家学习使用Vivado软件。 1.2.1 新建工程 我们直接双击桌面上的Vivado 2018.3软件图标，打开Vivado软件，Vivado软件启动界面如下图所示，我们点击“Create Project来创建一个新的工程”。

图 4.2.1.1 Vivado软件启动界面 出现下图所示窗口，我们直接点击“Next”，如下图所示。

图 4.2.1.2 新建工程向导 接下来输入工程的名称和路径。名称要能反应出工程所实现的功能，本次工程实现了LED闪烁的功能，因此项目名称命名为“led_twinkle”。工程路径是指定本次工程存放在电脑磁盘中的位置，这个大家可以自行选择路径，需要说明的是，工程路径不能包含中文、空格或者其它一些特殊的符号，否则工程会创建失败。工程名和路径的设置如下图所示。

图 4.2.1.3 输入工程名称和路径 注意，由于默认勾选了“Create project subdirectory”选项，Vivado会在所选工程目录下自动创建一个与工程名同名的文件夹，用于存放工程内的各种文件。并且Vivado会自动管理工程文件夹内的各种工程文件，并创建相应的子目录，这为我们的开发工作带来了很大的便捷。 我们继续点击“Next”按钮，接下来是工程类型的选择，我们选择“RTL Project”，如下图所示：

图 4.2.1.4 工程类型的选择 这里简单介绍下各个工程类型的含义。“RTL Project”是指按照正常设计流程所选择的类型，这也是常用的一种类型，“RTL Project”下的“Do not specify sources at this time”用于设置是否在创建工程向导的过程中添加设计文件，如果勾选后，则不创建或者添加设计文件；“Post-synthesis Project”在导入第三方工具所产生的综合后网表时才选择；“I/O Planning Project”一般用于在开始RTL设计之前，创建一个用于早期IO规划和器件开发的空工程；“Imported Project” 用于从ISE、XST或Synopsys Synplify导入现有的工程源文件；“Example Project”是指创建一个Vivado提供的工程模板。 选择了“RTL Project”后，我们点击“Next”，进入添加源文件页面。注意，如果勾选中图 4.2.1.4中“RTL Project”下的“Do not specify sources at this time”，则不会出现添加源文件的界面。 在弹出添加源文件的界面后，可以在此处创建/添加源文件，当然也可以直接点击“Next”，创建完工程后再创建/添加源文件。这里直接点击“Next”，如下图所示：

图 4.2.1.5 添加源文件 接下来是添加约束文件，我们也是直接点击“Next”，创建完工程后再创建/添加约束文件，如下图所示：

图 4.2.1.6 添加约束文件 接下来选择开发板的芯片型号，我们可以直接在搜素框中输入完整的芯片型号，大家根据自己所使用的ZYNQ核心板型号进行选择。如果使用的是ZYNQ-7020核心板，则输入“xc7z020clg400-2”，如下图所示：

图 4.2.1.7 ZYNQ-7020核心板芯片型号 如果使用的是ZYNQ-7010核心板，则输入“xc7z010clg400-1”，如下图所示：

图 4.2.1.8 ZYNQ-7010核心板芯片型号 在搜素框中输入完整的芯片型号后，在“Part”一栏会出现唯一匹配的型号，单击选中“Part”一栏的芯片型号，然后点击“Next”按钮。 需要说明的是，本次工程以ZYNQ-7020核心板为例，接下来的软件截图可能会出现ZYNQ-7020器件的芯片型号。大家使用ZYNQ-7020核心板和ZYNQ-7010核心板除了在创建工程向导选择的芯片型号不一样外，其余操作都是一样的，因此，我们接下来只贴ZYNQ-7020器件的软件截图。 最后进入工程概览页面，这个页面将之前几个步骤中的设置全部列了出来，供用户检查，选择不同的芯片型号，概览页面列举的芯片型号也不一样，我们直接点击“Finish”按钮完成工程的创建，如图 4.2.1.9所示。

图 4.2.1.9 工程概览（Summary）页面 工程创建完成后，就进入了Vivado的工程主界面，如下图所示：

图 4.2.1.10 Vivado工程主界面 下面介绍Vivado工程主界面中的几个主要子窗口： （1）Flow Navigator。Flow Navigator提供对命令和工具的访问，其包含从设计输入到生成比特流的整个过程。 在点击了相应的命令时，整个Vivado工程主界面的各个子窗口可能会作出相应的更改。 （2）数据窗口区域。默认情况下，Vivado IDE的这个区域显示的是设计源文件和数据相关的信息。 • Sources窗口：显示层次结构（Hierarchy）、IP源文件（IP Sources）、库（Libraries）和编译顺序（Compile Order）的视图。 • Netlist窗口：提供分析后的（elaborated）或综合后的（synthesized）逻辑设计的分层视图。 （3）Properties窗口：显示有关所选逻辑对象或器件资源的特性信息。 （4）工作空间（Workspace）：工作区显示了具有图形界面的窗口和需要更多屏幕空间的窗口，包括： • Project Summary。提供了当前工程的摘要信息，它在运行设计命令时动态地更新。 • 用于显示和编辑基于文本的文件和报告的Text Editor。 • 原理图（Schematic）窗口。 • 器件（Device）窗口。 • 封装（Package）窗口。 （5）结果窗口区域：在Vivado IDE中所运行的命令的状态和结果，显示在结果窗口区域中，这是一组子窗口的集合。在运行命令、生成消息、创建日志文件和报告文件时，相关信息将显示在此区域。默认情况下，此区域包括以下窗口： • Tcl Console：允许您输入Tcl命令，并查看以前的命令和输出的历史记录。 • Messages：显示当前设计的所有消息，按进程和严重性分类，包括“Error”、“Critical Warning”、“Warning”等等 • Log：显示由综合、实现和仿真run创建的日志文件。 • Reports：提供对整个设计流程中的活动run所生成的报告的快速访问。 • Designs Runs：管理当前工程的runs。 （6）主工具栏：主工具栏提供了对Vivado IDE中最常用命令的单击访问。 （7）主菜单：主菜单栏提供对Vivado IDE命令的访问。 （8）窗口布局（Layout）选择器：Vivado IDE提供预定义的窗口布局，以方便设计过程中的各种任务。布局选择器使您能够轻松地更改窗口布局。或者，可以使用菜单栏中的“Layout”菜单来更改窗口布局。 1.2.2 设计输入 下面我们就来创建工程顶层文件，我们点击“Sources”窗口中的“+”号，如下图所示：

图 4.2.2.1 添加源文件按钮 弹出下图所示界面，我们选择添加设计源文件（注意，Vivado不支持使用原理图的方式来输入设计），然后点击“Next”按钮，如下图所示。

图 4.2.2.2 选择添加设计源文件 接下来在弹出的页面中添加或者创建一个文件。如果事先有编写好的代码，可以点击“Add Files”按钮来添加文件；如果没有，则点击“Create File”创建一个新的设计文件。由于我们事先没有编写好的设计文件，这里点击“Create File”来创建一个新的设计文件，如下图所示：

图 4.2.2.3 点击创建源文件 接下来会弹出一个对话框，对创建的设计文件进行命名。这里我们输入源文件的名称“led_twinkle”，然后点击“OK”按钮，如下图所示：

图 4.2.2.4 输入源文件名称 这时我们看到列表中已经出现了刚刚新创建的设计文件，点击“Finish”按钮，如下图所示：

图 4.2.2.5 添加的源文件 接下来会弹出一个定义模块的页面，用于设置源文件的模块名称和端口列表，Vivado会根据在此窗口中的设置，自动地在HDL源文件中写入相应的verilog语句。我们会手动输入代码，所以这里不作任何设置，直接点击“OK”按钮即可，如下图所示。

图 4.2.2.6 定义顶层模块名和模块端口 接下来会弹出一个模块定义确认的页面，直接点击“YES”即可，如下图所示：

图 4.2.2.7 模块定义确认页面 这时工程主界面的“Sources”窗口中就出现了我们刚刚创建的源文件，如下图所示：

图 4.2.2.8 源文件创建完毕 我们双击打开“led_twinkle”文件，删除文件中默认的代码，然后替换成LED灯闪烁代码，代码如下：

1  module led_twinkle(
2      input          sys_clk  ,  //系统时钟
3      input          sys_rst_n,  //系统复位，低电平有效
4  
5      output  [1:0]  led         //LED灯
6  );
7  
8  //reg define
9  reg  [25:0]  cnt ;
10 
11 //*****************************************************
12 //**                    main code
13 //*****************************************************
14 
15 //对计数器的值进行判断，以输出LED的状态
16 assign led = (cnt