Vivado HLS中多端口数组的RTL建模

在加速器的设计中，由于FPGA片上存储资源(BRAM)有限，因此我们需要对输入数据进行分片，每次加载一块数据到片上缓存，然后进行计算，在使用HLS进行设计的时候，这三个缓存往往具有以下形式:

输入特征缓存

InBuffer[Tn][R][C],并且为了能在一个时钟周期内访问多个数据，我们还会对数组的第一个维度进行array_partition操作，对应到实际的电路，其实就是多个BRAM，从而提供多个数据读写的端口。

权重缓存

WeightBuffer[Tm][Tn][K][K],同样，为了能在一个时钟周期内访问多个权重数据，我们会对数组的第一第二个维度进行分割操作，以增大访存带宽。

输出特征缓存

OutBuffer[Tm][R][C],类似于输入特征，我们也会对第一个维度进行数组分割操作。

RTL建模

首先，为了本设计移植的方便，我们不直接调用BRAM IP核，而是编写符合BRAM规范的代码，使得综合器自动将它综合为BRAM，代码编写如下:

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2021/08/03 19:45:20
// Design Name: 
// Module Name: BlockRAM
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//

//双端口BRAM，一个端口用于读，一个端口用于写，且相互独立
module BlockRAM
#(
    parameter ADDR_WIDTH = 32,
    parameter DATA_WIDTH = 32,
    parameter DEPTH = 1024
)
(
input logic clk,
input logic rst,
//read port
input logic [ADDR_WIDTH-1:0] rd_addr,
output logic [DATA_WIDTH-1:0] rd_data,
//write port
input logic we,
input logic [ADDR_WIDTH-1:0] wr_addr,
input logic [DATA_WIDTH-1:0] wr_data
    );

(*ram_style="block"*)logic [DATA_WIDTH-1:0] bram [0:DEPTH-1];
//read
always_ff@(posedge clk,posedge rst)
if(rst)
    rd_data