静态时序分析（Static Timing Analysis, STA），或称静态时序验证，是电子工程中，对数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真。它是IC/FPGA设计中至关重要的一环，也是笔试面试中常考的点
建立时间和保持时间
如图所示,建立时间
T
s
e
t
u
p
T_{setup}
Tsetup是指在时钟上升沿到来之前，数据必须保持稳定的最小时间，以便保证数据被正确采用，而保持时间
T
h
o
l
d
T_{hold}
Thold是指在时钟上升沿到来之后，数据仍然需要保持稳定的最小时间,以便数据可以被正确传输，两者之中有其一不满足，电路就有可能无法正常工作。
如图所示,Comb表示组合逻辑,Clock Skew表示时钟偏移，假设两个D触发器都在上升沿被触发。
T
c
q
T_{cq}
Tcq为寄存器clock端到Q端的延迟,
T
c
o
m
b
T_{comb}
Tcomb为组合逻辑的延迟,
T
s
u
T_{su}
Tsu和
T
h
d
T_{hd}
Thd分别为寄存器的建立时间和保持时间,
T
s
k
e
w
T_{skew}
Tskew为时钟偏移，
T
c
l
k
T_{clk}
Tclk为时钟周期，要求写出建立时间和保持时间所应该满足的约束。 
如图所示，以CLK1的第一个上升沿为原点,则Q1在
T
c
q
+
T
c
o
m
b
T_{cq}+T_{comb}
Tcq+Tcomb稳定，而CLK2的第二个上升沿在
T
c
l
k
+
T
s
k
e
w
T_{clk}+T_{skew}
Tclk+Tskew到达，由建立时间的定义，若要使得电路正常工作，则有
T
c
q
+
T
c
o
m
b
+
T
s
u
≤
T
c
l
k
+
T
s
k
e
w
(1)
T_{cq}+T_{comb}+T_{su}\le T_{clk}+T_{skew}\tag{1}
Tcq+Tcomb+Tsu≤Tclk+Tskew(1) 根据上式，不难得到最大的时钟频率为
f
m
a
x
=
1
T
c
q
+
T
c
o
m
b
+
T
s
u
−
T
s
k
e
w
f_{max}=\dfrac{1}{T_{cq}+T_{comb}+T_{su}-T_{skew}}
fmax=Tcq+Tcomb+Tsu−Tskew1 再来考虑保持时间,这次以第二个CLK1上升沿为原点，则Q1在
T
c
q
+
T
c
o
m
b
T_{cq}+T_{comb}
Tcq+Tcomb时刻发生变换,而CLK2的上升沿在
T
s
k
e
w
T_{skew}
Tskew达到，根据保持时间的定义，若要使电路正常工作，则有
T
c
q
+
T
c
o
m
b
−
T
s
k
e
w
≥
T
h
d
(2)
T_{cq}+T_{comb}-T_{skew}\ge T_{hd}\tag{2}
Tcq+Tcomb−Tskew≥Thd(2) 当然，如果考虑布线延时，则有如下式子: 
