基于System Verilog的同步FIFO实现(一)

FIFO，全称First In First Out，它是数字电路设计中一个重要的基本单元，它分为同步FIFO和异步FIFO，所谓同步FIFO，是指读写都是在同一个时钟的驱动下进行的，而异步FIFO读写操作的时钟是分离的，本文主要讲述同步FIFO的实现。 如图，是同步FIFO的一个示意图，它由clk,rst,wr_en,rd_en,full,empty,rdata,wdata等信号构成，其中，full,empty用于指示fifo的状态(空或满)，wr_en,rd_en分别为写使能和读使能信号，在FIFO的设计中，难点莫过于full,empty信号的生成。 在FIFO的设计中，一般会设计两个指针，一个读指针，一个写指针，他们分别指向下一个要读(写)的地址，因此，我们可以通过比较读写指针的值，来进行FIFO空满的判断，这会稍微复杂一些，将在下一篇博客中详细介绍，本文采用的是另一种比较简单的方法:在FIFO内设置一个计数器，用于记录FIFO中当前的数据个数，这样当FIFO数据个数为0时，empty信号有效，当FIFO数据个数为FIFO_DEPTH-1时，full信号有效，表示FIFO已满。 RTL代码实现如下:

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/02/22 00:05:11
// Design Name: 
// Module Name: sync_fifo
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module sync_fifo
#(parameter DATA_WIDTH = 32,
  parameter FIFO_DEPTH = 32)
(
input logic clk,
input logic rst,
input logic wr_en,
input logic [DATA_WIDTH-1:0] wdata,
input logic rd_en,
output logic [DATA_WIDTH-1:0] rdata,
output logic full,
output logic empty
    );
logic [$clog2(FIFO_DEPTH):0] data_count;              //当前FIFO中的数据个数
logic [$clog2(FIFO_DEPTH)-1:0] wr_ptr;                  //指向下一个要写的地址
logic [$clog2(FIFO_DEPTH)-1:0] rd_ptr;                  //指向下一个要读的地址
//
logic [DATA_WIDTH-1:0] FIFO [0:FIFO_DEPTH-1];
//data_count
always_ff@(posedge clk,posedge rst)
if(rst)
    data_count