基于System verilog的同步FIFO实现(二)

上一篇博客基于System verilog的同步FIFO实现(一) 通过设置一个计数器，来判断FIFO的空或满状态，该方法由于多设置了一个计数器,因此会产生额外的资源，当fifo比较大时，会降低fifo最终可以达到的速度。本文则通过另一种方式生成full与empty信号:比较读指针和写指针。 判断方法: 1.当FIFO复位之后，读指针和写指针的都指向第0个位置，此时FIFO为空； 2.当写指针绕了一圈又追上读指针后，即wr_ptr=rd_ptr，此时FIFO为满; 3.当读指针也绕了一圈追上写指针后，即wr_ptr=rd_ptr，此时FIFO为空。 鉴于上述判断方法，为了区分到底是满状态还是空状态，可以采用以下方法进行电路的设计： 在指针中添加一个额外的位(extra bit)，当写指针增加并越过最后一个FIFO地址时，就将写指针这个未用的MSB加1，其它位回零。对读指针也进行同样的操作。此时，对于深度为 2 n 2^n 2n的FIFO，需要的读/写指针位宽为 ( n + 1 ) (n+1) (n+1)位，如对于深度为8的FIFO，需要采用4bit的计数器，MSB作为折回标志位，而低3位作为地址指针。 如果两个指针的MSB不同，说明写指针比读指针多折回了一次,FIFO为满。 如果两个指针的MSB相同，则说明两个指针折回的次数相等。其余位相等，说明FIFO为空。 代码如下:

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/02/22 00:05:11
// Design Name: 
// Module Name: sync_fifo
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module sync_fifo
#(parameter DATA_WIDTH = 32,
  parameter FIFO_DEPTH = 32)
(
input logic clk,
input logic rst,
input logic wr_en,
input logic [DATA_WIDTH-1:0] wdata,
input logic rd_en,
output logic [DATA_WIDTH-1:0] rdata,
output logic full,
output logic empty
    );
logic [$clog2(FIFO_DEPTH)-1:0] wr_ptr;                  //指向下一个要写的地址
logic [$clog2(FIFO_DEPTH)-1:0] rd_ptr;                  //指向下一个要读的地址
logic [$clog2(FIFO_DEPTH):0] wr_addr;                   //最高位用来标记空满
logic [$clog2(FIFO_DEPTH):0] rd_addr;                   //最高位用来标记空满
//
assign wr_ptr=wr_addr[$clog2(FIFO_DEPTH)-1:0];
assign rd_ptr=rd_addr[$clog2(FIFO_DEPTH)-1:0];
//
logic [DATA_WIDTH-1:0] FIFO [0:FIFO_DEPTH-1];
//wr_addr
always_ff@(posedge clk,posedge rst)
if(rst)
    wr_addr