FIFO实现位宽转换

之前在博客中实现了位宽相同的同步FIFO，然而，实际的应用场景往往更加复杂，它不仅需要FIFO实现先入先出的功能，有时候还需要实现数据位宽的转换，本文就介绍了如何通过Verilog实现一个具有位宽转换功能的同步FIFO。

写数据低位宽，读数据高位宽

在这种情况下，需要写入RDATA_WIDTH/WDATA_WIDTH个数据，才能读出一个数据，相应的RTL代码如下(主要设置了一个wr_cnt计数器):

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/02/28 23:17:35
// Design Name: 
// Module Name: fifo_low2high
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module fifo_low2high
#(parameter WDATA_WIDTH = 8,
  parameter RDATA_WIDTH = 32,
  parameter WDEPTH =128)
(
input logic clk,
input logic rst,
input logic wr_en,
input logic rd_en,
input logic [WDATA_WIDTH-1:0] wdata,
output logic [RDATA_WIDTH-1:0] rdata,
output logic full,
output logic empty
    );
parameter RDEPTH=WDATA_WIDTH*WDEPTH/RDATA_WIDTH;
parameter ADDR_LEN=$clog2(RDEPTH);
//
logic [ADDR_LEN-1:0] wr_addr;
logic [ADDR_LEN-1:0] rd_addr;                                 //以读数据位宽为单位的地址
logic [ADDR_LEN:0] wr_ptr;
logic [ADDR_LEN:0] rd_ptr;
logic [31:0] wr_cnt;     
logic [RDATA_WIDTH-1:0] RAM [0:RDEPTH-1];                                      //32/8=4,需要二位
//
assign wr_addr=wr_ptr[ADDR_LEN-1:0];
assign rd_addr=rd_ptr[ADDR_LEN-1:0];
//
always_ff@(posedge clk,posedge rst)
if(rst)
    wr_ptr