【数字IC/FPGA】占空比50%任意整数分频

在之前的一篇博客中，我们讨论了如何实现偶数分频和奇数分频，但是并没有考虑占空比是否为50%，本文的目标是实现任意整数分频，且占空比为50%。 具体的方法如下：

偶数分频时

设计一个计数器，从0计到N-1，然后又回到0，信号在计数器等于N/2-1(=(N-1)/2)和N-1的时候翻转。该信号即为占空比为50%的分频时钟。

奇数分频时

设计两个计数器cnt_p和cnt_n，分别在时钟的上升沿和下降沿改变，并且计数范围为0-N-1，同时设计两个信号clk_p和clk_n，clk_p在时钟上升沿改变，clk_n在下降沿改变，当计数器cnt_p的值为(N-1)/2和N-1时，clk_p信号翻转，clk_n同理。另外一个参数为CLK_PHASE，即复位时clk_p和clk_n信号的电平，在本文中，当CLK_PHASE为1时，clk_p和clk_n复位时为高电平，否则复位时为低电平。为了生成占空比为50%的时钟输出，我们有： 当CLK_PHASE为1时，clkdiv_out=clk_p&clk_n; 当CLK_PHASE为0时，clkdiv_out=clk_p|clk_n;

代码实现

module div #(
parameter DIV_NUM = 11,
parameter CLK_PHASE =1
)(
input logic clk,
input logic rst_n,
output logic clkdiv
);
logic clk_p;
logic clk_n;
logic [31:0] cnt_p;
logic [31:0] cnt_n;
//cnt_p
always_ff@(posedge clk,negedge rst_n)
if(~rst_n)
    cnt_p