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数字IC面试手撕代码(十二)

FPGA硅农 发布时间:2022-05-03 14:16:21 ,浏览量:3

题目

输入一个01序列,当valid为高时输入比特有效,现已知输入序列中1的占比为1/2,对输入序列进行处理,使得输出序列中1的占比为1/4。(假设序列长度能被4整除)

代码实现
module top(
    input logic clk,
    input logic rst,
    input logic bit_in,
    input logic bit_valid,
    output logic bit_out,
    output logic bit_ovalid
);
logic bit_in_r;
logic flag;
//
always_ff@(posedge clk,posedge rst)
if(rst)
    flag            
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