【跨时钟域同步】停时钟法

原理

如图所示，rd_en是我们要传递的信号，当它拉高时，我们拉低stall_b,这个信号门控了clk_fst_gt时钟（clk_fst的衍生同步时钟），这样门控时钟关闭后，我们的rd_en就会保持住，让clk_slow有足够时间去采；等到慢时钟域采完之后，即rd_en_f2s拉高，我们将这个信号在跨时钟域同步到快时钟域去，通知快时钟域那边已经采集完毕，可以开启时钟了。 其电路图如下 可以看到，rd_en和同步回来的反馈信号共同决定了stall_b信号(clk_fst_gt的门控信号),而rd_en由门控时钟clk_fst_gt驱动。

代码

发送方代码

module sender(
    input logic clk_fast,
    input logic rst,
    input logic start,
    output logic rd_en