最近
文章
代码仓
资源
问答
帖子
- Vivado 报错：[Place 30-574] Poor placement for routing between an IO pin and BUFG.
- FPGA中的bank含义
- verilog 整数开方算法实现（逐次逼近法）
- vivado cordic IP核实现开方运算
- Vivado报错：[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity.
- FPGA 中差分时钟的使用
- Vivado中Debug操作方式总结(ILA)
- 使用winhex查看SD卡文件的物理扇区地址
- Vivado FPGA代码固化流程(以genesys2为例)
- 浅谈CPU设计及其应用程序运行机制
