第010课 掌握Jz2440_ARM芯片时钟体系

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第001节_S3C2440时钟体系结构

S3C2440是System On Chip(SOC)，在芯片上不仅仅有CPU还有一堆外设。

至于有哪些外设，可以查看参考手册。在S3C2440参考手册的第一章PRODUCT OVERVIEW里面有个BLOCK DIAGRAM图：

可以把该图分为上中下三块，上面的是与CPU密切相关的，工作于FCLK；中间的一些对性能要求较高的设备，像LCD显示、相机等，在AHB BUS，H即为High，高速之意，工作于HCLK；下面的是一些对性能要求不那么高的低速设备，在APB BUS，P即为Peripheral之意，工作在PCLK。

在参考手册的特性里介绍了S3C2440的工作频率，Fclk最高400MHz，Hclk最高136MHz，Pclk最高68MHz。

如何得到以上的三种时钟？

硬件电路上有个12M的晶振，作为时钟源产生12MHz的频率，经过SOC的PLL(锁相环)倍频产生Fclk、Hclk、Pclk。

再具体看看第7章的时钟，在Clock Generator Block Diagram展示了时钟的产生。

在该图的左上角，晶振和一个外部时钟接在一个选择器上，这个选择器通过OM[3:2]的值来决定选择哪个时钟源。然后生成的MPLL(Main PLL)和UPLL(USB PLL)，MPLL直接提供给FCLK，通过HDIVN分频给HCLK，通过PDIVN分频给PCLK，再传给下面的各个设备。

第002节_编程提高运行时钟

怎么编程控制MPLL、HDIV、PDIV，使FCLK=400MHz，HCLK=100MHz，PLCK=50MHz？

需要设置MPLLCON的FCLK=400MHz，设置CLKDIVN的HCLK=FCLK/4，PCLK=FCLK/8。

1. 首先看CLKDIVN寄存器：

想设置HCLK=FCLK/4需要将HDIVN[2:1]设置为10，同时将CAMDIVN[9]设置为0。 查看CAMDIVN[9]的初始值默认就是0，因此只需要设置HDIVN[2:1]为10。

想设置PCLK=FCLK/8需要将PDIVN[0]设置为1，因此整个CLKDIVN寄存器设置如下：

/* CLKDIVN(0x4C000014) = 0X5, tFCLK:tHCLK:tPCLK = 1:4:8  */
    ldr r0, =0x4C000014
    ldr r1, =0x5
    str r1, [r0]

1. 现在看如何使FCLK=400MHz.

在手册的PLL VALUE SELECTION TABLE里列出了常见情况PLL的设置，我们输入的是晶振的12MHz，输出需要400MHz，因此根据表格需要设置 MDIV=92(0x5C)，PDIV=1，SDIV=1；

在手册介绍了MPLL的m、p、s与MDIV、PDIV、SDIV之间的关系：

Mpll = (2 * m * Fin) / (p * 2^S)
m = (MDIV + 8), p = (PDIV + 2), s = SDIV

m=MDIV+8=92+8=100
p=PDIV+2=3
s=SDIV=1
MPLL=2x100x12/(3x2^1)=400MHz

PLL控制寄存器如下：

因此需要配置（92