verilog 实现8位无符号乘法器

一、移位相加乘法器—串行形式

1、RTL代码

module unsigned_mul_1 #(
            parameter DATAWIDTH=8
)(clk, x, y, result);
    
    parameter s0 = 0, s1 = 1, s2 = 2;
    
    input clk