verilog 实现8位无符号除法器

一、算法(非原创)

在Verilog HDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。并且多数综合工具对于除运算指令不能综合出令人满意的结果，有些甚至不能给予综合。即使可以综合，也需要比较多的资源。

最简单的方法就是减法实现除法器（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a