FPGA 动态数码管显示实验

参考：正点原子开拓者 FPGA 开发指南

一、数码管动态显示简介

由于一般的静态驱动操作虽然方便，但占用的I/0口较多，例如要驱动6位8段数码管，以静态驱动方式让数码管各个位显示不同的数值，如“123456”，需要占用6 × 8 = 48个I/O口，虽然对于FPGA这种I/O口较多的芯片而言，在资源允许的情况下可以使用，但一般不建议浪费宝贵的I/O口资源，尤其在I/O口资源紧张的情况下，所以对于多位数码管一般采用动态驱动方式使数码管显示数字。那么什么是动态驱动方式呢？

为了更好的理解数码管动态驱动，我们首先了解下市面上常见的多位数码管的内部连接。 以两位数码管为例，其内部连接如下图。由此图可知，两位8段数码管共10个引脚，每位数码管的阳极连接在一起，为共阳极数码管，每位数码管相同段的led的阴极连接在一起，这样当给第10和第5脚高电平，给第3脚低电平时，两个数码管的发光二极管A都点亮，对于此种数码管以静态方式驱动显然不可能显示像“18”这种个位与十位不同的数字。那么该如何显示数字“18”呢？

既然同时给第10和第5脚高电平不可行，那么是不是可以先给第5脚高电平，第10脚低电平，此时，让其显示数字“8”时，左边的数码管不显示，右边的数码管显示数字“8”；然后给第10脚高电平，第5脚低电平，此时，让其显示数字“1”时，左边的数码管显示数字“1”，右边的数码管不显示，这样就可以显示数字“18”了。但有一个问题，多长时间切换显示的数码管呢，时间如果太长就只能看到数字“8”或数字“1”了，时间太短呢，结果是显示不清晰而且显示亮度不够。由于人眼的视觉暂留（人眼在观察景物时，光信号传人大脑神经，需经过一段短暂的时间，光的作用结束后，视觉形象并不立即消失，这种残留的视觉称“后像”，视觉的这一现象则被称为“视觉暂留”）及发光二极管的余辉效应（当停止向发光二极管供电时，发光二极管亮度仍能维持一段时间），每位数码管的点亮时间为1～2ms时，显示效果能满足使用需要。数码管的这种驱动方式称为数码管的动态驱动，实际上就是分时轮流控制不同数码管的显示。

二、实验任务

本实验任务是使用FPGA开发板上的6位数码管以动态方式从0开始计数，每100ms计数值增加一，当计数值从0增加到999999后重新从0开始计数。

三、 程序设计

由实验任务和动态驱动的原理我们可以知道，若要让6个数码管轮流显示对应的数字，首先需要一个数码管动态显示模块，能够依次点亮6个数码管，并将对应的数据输出至数码管，也就是需要分别控制段选和位选信号；同时还需要一个计数模块，能够将0—999999依次输出至数码管动态显示模块。根据实验任务，我们可以大致规划出系统的控制流程：首先我们需要一个数码管动态显示模块在数码管上显示数据，其次需要一个计数控制模块实现从0到999999的变化，并将产生的数值通过数码管动态显示模块在数码管上显示出来。由此画出系统的功能框图如下所示： 程序中各模块端口及信号连接如下图所示：

FPGA顶层（top_seg_led）例化了以下两个模块：计数模块（count）以及数码管动态显示模块（seg_led）。实现各模块之间数据的交互。计数模块将计数值通过data端口传递给数码管动态显示模块，使能信号en使能数码管显示数据，小数点显示信号point控制小数点的显示，符号信号sign可以让数码管显示负号。

计数模块（count）：显示的数字每100ms加“1”。

数码管动态显示模块（seg_led）：数码管动态显示模块在数码管上以动态方式显示数值。

1、顶层模块的代码

module top_seg_led(
    //global clock
    input            sys_clk  ,       // 全局时钟信号
    input            sys_rst_n,       // 复位信号（低有效）

    //seg_led interface
    output    [5:0]  seg_sel  ,       // 数码管位选信号
    output    [7:0]  seg_led          // 数码管段选信号
);

//wire define
wire    [19:0]  data;                 // 数码管显示的数值
wire    [ 5:0]  point;                // 数码管小数点的位置
wire            en;                   // 数码管显示使能信号
wire            sign;                 // 数码管显示数据的符号位

//*****************************************************
//**                    main code
//*****************************************************

//计数器模块，产生数码管需要显示的数据
count u_count(
    .clk           (sys_clk  ),       // 时钟信号
    .rst_n         (sys_rst_n),       // 复位信号

    .data          (data     ),       // 6位数码管要显示的数值
    .point         (point    ),       // 小数点具体显示的位置,高电平有效
    .en            (en       ),       // 数码管使能信号
    .sign          (sign     )        // 符号位
);

//数码管动态显示模块
seg_led u_seg_led(
    .clk           (sys_clk  ),       // 时钟信号
    .rst_n         (sys_rst_n),       // 复位信号

    .data          (data     ),       // 显示的数值
    .point         (point    ),       // 小数点具体显示的位置,高电平有效
    .en            (en       ),       // 数码管使能信号
    .sign          (sign     ),       // 符号位，高电平显示负号(-)
    
    .seg_sel       (seg_sel  ),       // 位选
    .seg_led       (seg_led  )        // 段选
);

endmodule

顶层模块中主要完成对其余模块的例化，并且实现各模块之间信号的交互。计数模块输出的数值data连接至数码管显示模块的输入端口data，数码管显示模块将输入的数据data输出至数码管上显示。

2、计数模块的代码

module count(
    //mudule clock
    input                   clk  ,      // 时钟信号
    input                   rst_n,      // 复位信号
    
    //user interface
    output   reg [19:0]     data ,      // 6个数码管要显示的数值
    output   reg [ 5:0]     point,      // 小数点的位置,高电平点亮对应数码管位上的小数点
    output   reg            en   ,      // 数码管使能信号
    output   reg            sign        // 符号位，高电平时显示负号，低电平不显示负号
);

//parameter define
parameter  MAX_NUM = 23'd5000_000;      // 计数器计数的最大值

//reg define
reg    [22:0]   cnt ;                   // 计数器，用于计时100ms
reg             flag;                   // 标志信号

//*****************************************************
//**                    main code
//*****************************************************

//计数器对系统时钟计数达10ms时，输出一个时钟周期的脉冲信号
always @ (posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt