边沿检测电路设计

一、RTL代码

module edge_detect(
        input clk , // system clock 
        input rst_n, // system rst, low active 
        input a , 
        
        output y1 , // output signal
        output y2 , // output signal
        output y3   // output signal
    );
 
 reg a_dly1 ;
 
 //=============