chisel线网（wire）和寄存器（reg）详解（更新）

主体内容摘自：https://blog.csdn.net/qq_34291505/article/details/87714172

在Verilog里，模块内部主要有“线网(wire)”和“四态变量(reg)”两种硬件类型，它们用于描述数字电路的组合逻辑和时序逻辑。在Chisel里，也按这个思路定义了一些硬件类型，包括基本的线网和寄存器。

在verilog中我们经常会对线网和寄存器赋值，以完成信号的传递或者电路的连接。在chisel中也是，线网和寄存器最常见的操作都是被赋值，因为只有这样我们才能实现各种我们想要的电路逻辑，所以，下面也会对在chisel中如何对线网和寄存器赋值做一下说明！！！

一、Chisel是如何赋值的

我们可以使用用赋值操作来进行信号的传递或者电路的连接。只有硬件赋值才有意义，单纯的数据类型的对象进行赋值并不会被编译器转换成实际的电路，因为在Verilog里也是对wire、reg类型的硬件进行赋值。那么，赋值操作需要什么样的操作符来完成呢？

在Chisel里，所有对象都应该由val类型的变量来引用，因为硬件电路的不可变性。因此，一个变量一旦初始化时绑定了一个对象，就不能再发生更改。但是，引用的对象很可能需要被重新赋值。例如，输出端口在定义时使用了“=”与端口变量名进行了绑定，那等到驱动该端口时，就需要通过变量名来进行赋值操作，更新数据。很显然，此时“=”已经不可用了，因为变量在声明的时候不是var类型。即使是var类型，这也只是让变量引用新的对象，而不是直接更新原来的可变对象。

为了解决这个问题，几乎所有的Chisel类都定义了方法“:=”，作为等号赋值的代替。所以首次创建变量时用等号初始化，如果变量引用的对象不能立即确定状态或本身就是可变对象，则在后续更新状态时应该用“:=”。从前面讲的操作符优先级来判断，该操作符以等号结尾，而且不是四种逻辑比较符号之一，所以优先级与等号一致，是最低的。例如：

val x = Wire(UInt(4.W))

val y = Wire(UInt(4.W))

x := "b1010".U  // 向4bit的线网x赋予了无符号数10

y := ~x  // 把x按位取反，传递给y

二、线网(类似于verilog中组合逻辑用的wire)

Chisel把线网作为电路的节点，通过工厂方法“Wire[T