Verilog 图像数据时序生成(timing_gen/output)

一、要求

图像输出时序如下图所示，其中VSYNC_OUT为场同步信号，HSYNC_OUT为行同步信号，DATA_OUT为16bit图像信号，单个通道进行数据传输，输出格式为4096行*4096列*16bit。

• 时钟为60MHZ，
• HBLANK为512CLK，
• HSIZE为4096CLK，
• VSIZE为(4096+512)*4096+512=18874880CLK，
• VBLANK为14458453CLK
• DATA_OUT为16bit，一次传输4096个数据。

二、程序设计

//此工程为EMCCD增益控制芯片的输出时序
module hv_data_output(
    input			rst_n