基于Vivado MIG IP核的DDR3读写实验(top_rom_ddr/ddr_top)

一、前言

• 关于Vivado MIG IP核详细配置可以参考我之前的文章：基于Vivado MIG IP核的DDR3控制器(DDR3_CONTROL)

• 关于MIG IP核的用户端的接口时序可以参考这篇文章：XILINX 的 MIG IP（非AXI4）接口时序以及控制

二、实验内容

本次实验的内容主要是通过MIG IP核向DDR3读写数据，DDR3的接口时序由ddr_top模块提供：

• ddr_top模块的数据来源是wr_fifo，wr_fifo的数据实际来自top_sd_photo模块(本实验仿真时在tb文件中手动提供数据)
• ddr_top模块的数据输出到rd_fifo，rd_fifo的数据被timing_gen模块读出(本实验只输出观察)。

top_sd_photo和timing_gen模块在本专栏中前面的文章中都介绍过，这里就不说了，重点只是如何提供MIG IP核用户端的接口时序，从而对DDR3完成读写操作，也即ddr_top模块的设计。

1、顶层模块：