一、基础知识
1、Verilog中阻塞与非阻塞的区别？
- verilog中阻塞与非阻塞赋值形象理解
如果DC综合后不修改任何东西，这种情况下其实基本上是不会出现问题的。但是大多数情况下，在DC之后，会对网表手动做一些处理，这个时候就需要形式验证了。不止DC，DFT或者最后的布局布线之后，只要可能改变逻辑的地方，都可以进行形式验证。
4、hold 违例什么情况下会发生?组合逻辑过短，那么短于哪个值才会大概率发生违例?当组合逻辑过短时，容易发送hold违例。从hold的公式可以看出，Tco + Tcomb ≥ Tskew + Thold，一般Tco 和 Thold在器件选定之后我们更改不了。所以通常的做法是让尽可能保证Tcomb大于Tskew，当前者小于后者时容易发生hold违例。那么首选的办法就是减小时钟
